業績

2019年

論文誌(査読付き)

S. Shimoda et. al, “Power Efficient Object Detector with an Event-Driven Camera for Moving Object Surveillance on an FPGA,” IEICE Transactions on Information and Systems, (to be published).

H. Nakahara et. al, “GUINNESS: A GUI based Binarized Deep Neural Network Framework for Software Programmers,” IEICE Transactions on Information and Systems, (to be published).

受賞

神宮司明良, “若手講演賞”, 電子情報通信学会リコンフィギャラブルシステム研究会, 2019年1月.

国際会議(査読付き)

A. Munakata, S. Sato and H. Nakahara, “A Noise Convolutional Neural Network,” 49th IEEE International Symposium on Multiple-Valued Logic (ISMVL), 2019 (accepted).

M. Shimoda, Y. Sada and H. Nakahara, “Filter-wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation,” 15th International Symposium on Applied Reconfigurable Computing (ARC), 2019 (accepted).

H. Nakahara, A. Jinguji, M. Shimoda and S. Sato, “An FPGA-based Fine Tuning Accelerator for a Sparse CNN,” 27th ACM/SIGDA International Symposium on Field-Programmable Gate Array (FPGA), 2019 (accepted).

国内発表(査読なし)

下田将之, 佐田悠生, 中原啓貴,
“意味的領域分割のための全畳み込み深層学習のFPGA実装,”

神宮司明良, 下田将之, 中原啓貴,
“特徴マップを空間分割したCNNのFPGAにおける小メモリ実装,”

曽我尚人, 佐藤真平, 中原啓貴,
“Sparse Robust Deep Autoencoderによる心電図外れ値検出器のハードウェア向けモデル圧縮について,”

下田将之, 佐田悠生, 中原啓貴,
“意味的領域分割のための組み込みシステム向け疎な全畳み込みニューラルネットワークのFPGA実装の検討,”
電子情報通信学会リコンフィギャラブルシステム研究会(慶応大),RECONF2018-50,2019,pp.25-30.

宗形敦樹, 佐藤真平, 中原啓貴,
“雑音畳み込みニューラルネットワークとFPGA実装,”
電子情報通信学会リコンフィギャラブルシステム研究会(慶応大),RECONF2018-49,2019,pp.19-24.

中原啓貴, 宗形敦樹, 佐藤真平,
“雑音畳込みニューラルネットワークとその専用回路のFPGA実装に関して,”
第32回多値論理とその応用研究会(東工大), 2018, No. 4.

曽我尚人, 佐藤真平, 中原啓貴,
“Sparse Robust Deep Autoencoderによる心電図外れ値検出器の小型ハードウェアへの実装,”
第32回多値論理とその応用研究会(東工大), 2018, No. 3.

佐田悠生, 下田将之, 佐藤真平, 中原啓貴
“Intel社OpenCLを用いた3状態CNNの実装に関して,”
第32回多値論理とその応用研究会(東工大), 2018, No. 2.

下田将之, 佐藤真平, 中原啓貴,
“ディープニューロ・ファジィによる偽陰性数の削減とその専用回路のFPGA実装の検討,”
第32回多値論理とその応用研究会(東工大), 2018, No. 1.


2018年

論文誌(査読付き)

T. Fujii, S. Sato, and H. Nakahara, “A Threshold Neuron Pruning for a Binarized Deep Neural Network on an FPGA,” IEICE Transactions on Information and Systems, Vol. E101-D, No. 2, 2018, pp.376-386.

A. Jinguji, S. Sato, and H. Nakahara, “An FPGA Realization of a Random Forest with k-means Clustering using a High-level Synthesis Design,” IEICE Transactions on Information and Systems, Vol. E101-D, No. 2, 2018, pp.354-362.

K. Ando, K. Ueyoshi, K. Orimo, H. Yonekawa, S. Sato, H. Nakahara, S. T.-Yamazaki, M. Ikebe, T. Asai, T. Kuroda and M. Motomura, “BRein Memory: A Single-Chip Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator Achieving 1.4 TOPS at 0.6 W,” IEEE Journal Solid-State Circuits, Vol. 53, No. 4, 2018, pp.983-994.

受賞

佐田悠生, “構想発表会最優秀発表賞”, 東京工業大学情報通信系, 2018年11月.

下田将之, “若手奨励賞”, 情報処理学会 システムアーキテクチャ研究会, 2018年7月.

米川晴義, “山下記念研究賞”, 情報処理学会, 2018年3月.

解説・総説

中原 啓貴,
“FPGA を用いたエッジ向けディープラーニングの研究開発動向,”
人工知能学会誌 「AI 計算資源」にあたって小特集,
Vol.33, No.1, pp.31-38, 2018年1月.

国際会議(査読付き)

A. Jinguji, T. Fujii, S. Sato and H. Nakahara, “An FPGA Realization of OpenPose based on a Sparse Weight Convolutional Neural Network,” FPT, 2018, (accepted).

H. Nakahara, M. Shimoda and S. Sato, “A Tri-State Weight Convolutional Neural Network for an FPGA: Applied to YOLOv2 Object Detector,” FPT, 2018, (accepted).

H. Nakahara, M. Shimoda, and S. Sato, “A Demonstration of FPGA-Based You Only Look Once Version2 (YOLOv2),” FPL, 2018, pp. 457-458.

M. Shimoda, S. Sato, and H. Nakahara, “Demonstration of Object Detection for Event-Driven Cameras on FPGAs and GPUs,” FPL, 2018, pp. 461-462.

M. Shimoda, S. Sato and H. Nakahara, “Power Efficient Object Detector with an Event-Driven Camera on an FPGA,” The 9th International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2018), 2018, pp.1-6.

H. Cheng, S. Sato and H. Nakahara, “A Performance Per Power Efficient Object Detector on an FPGA for Robot Operating System,” The 9th International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2018), 2018, pp.1-4.

T. Fujii, T. Toi, T. Tanaka, K. Togawa, T. Kitaoka, K. Nishino, N. Nakamura, H. Nakahara and M. Motomura, “New Generation Dynamically Reconfigurable Processor Technology for Accelerating Embedded AI Applications,” 2018 Symposia on VLSI Technology and Circuits, 2018, pp.41-42.

H. Nakahara and T. Sasao, “A High-Speed Low-Power Deep Neural Network on an FPGA Based on the Nested RNS: Applied to an Object Detector,” The IEEE International Symposium on Circuits and Systems (ISCAS 2018), 2018, pp.1-5.

H. Yonekawa, S. Sato and H. Nakahara, “A Ternary Weight Binary Input Convolutional Neural Network: Realization on the Embedded Processor,” The 48th IEEE International Symposium on Multiple-valued Logic (ISMVL 2018), 2018, pp.174-179.

T. Fujii, S. Sato and H. Nakahara, “A Design Algorithm for a Neuron Pruning Toward a Compact Binarized Deep Convolution Neural Network on an FPGA,” The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), R4-4, 2018.

H. Nakahara, H. Yonekawa, T. Fujii and S. Sato, “A Lightweight YOLOv2: A Binarized CNN with A Parallel Support Vector Regression for an FPGA,” 26th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA 2018), pp.31-40, 2018.

国内発表(査読なし)

曽我尚人, 佐藤真平, 中原啓貴,
“Sparse Robust Deep Autoencoderを用いて学習した心電図の外れ値検出器のハードウェア実装について,”
電子情報通信学会リコンフィギャラブルシステム研究会(広島),RECONF2018-42,2018,pp.45-50.

神宮司明良, 佐藤真平, 中原啓貴,
“Feature-Map Separable Convolutionによる小メモリFPGAでの画像認識の実現,”
電子情報通信学会リコンフィギャラブルシステム研究会(広島),RECONF2018-41,2018,pp.39-44.

佐田悠生, 下田将之, 佐藤真平, 中原啓貴,
“Intel OpenCLを用いた3状態YOLOv2のFPGA実装について,”
電子情報通信学会リコンフィギャラブルシステム研究会(広島),RECONF2018-35,2018,pp.7-12.

中原啓貴,下田将之,佐藤真平,
“重み3状態ディープニューラルネットワークを用いた一般物体アルゴリズム YOLOv2 の FPGA 実装法について,”
第41回多値論理フォーラム(広島), 2018, No. 11.

宗形敦樹,佐藤真平,中原啓貴,
“摂動を考慮した畳み込みニューラルネットワークについて,”
第41回多値論理フォーラム(広島), 2018, No. 10.

曽我尚人,佐藤真平,中原啓貴,
“Robust Deep Autoencoder を用いた心電図の外れ値検出,”
第41回多値論理フォーラム(広島), 2018, No. 6.

下田将之, 佐藤真平, 中原啓貴,
“ディープニューロ・ファジィによる偽陰性数の削減とそのFPGA実装に関して,”
電子情報通信学会コンピュータシステム研究会(熊本), CPSY2018-29, 2018, pp.211-216.

中原啓貴, 下田将之, 佐藤真平,
“3状態CNNを用いたYOLOv2のFPGA実現に関して,”
電子情報通信学会リコンフィギャラブルシステム研究会(東京),RECONF2018-18,2018,pp.87-92.

下田将之, 佐藤真平, 中原啓貴,
“イベント駆動カメラを用いた物体検出システムのFPGA実装に関して,”
電子情報通信学会リコンフィギャラブルシステム研究会(東京),RECONF2018-17,2018,pp.81-86.

下田将之, 佐藤真平, 中原啓貴,
“全2値化畳み込みニューラルネットワークとそのFPGA実装について~FPT2017デザインコンテスト参加報告~,”
電子情報通信学会リコンフィギャラブルシステム研究会(東京),RECONF2017-51,2018,pp.7-11.

宇山拓夢, 藤井智也, 米川晴義, 佐藤真平, 中原啓貴,
“Intel OpenCLを用いた2値化Deep learningのFPGA実装について,”
電子情報通信学会リコンフィギャラブルシステム研究会(東京),RECONF2017-52,2018,pp.13-18.

米川晴義、佐藤真平、中原啓貴,
“重み3値入出力2値ディープニューラルネットワークの学習と組込みプロセッサ実現について,”
電子情報通信学会「第31回多値論理とその応用研究会」MVL18-1, pp.1-8, 2018年1月6日.

藤井智也、佐藤真平、中原啓貴,
“FPGA向けの2値化畳み込みニューラルネットワークのニューロン刈りアルゴリズムについて,”
電子情報通信学会「第31回多値論理とその応用研究会」MVL18-2, pp.9-15, 2018年1月6日.

下田将之、佐藤真平、中原啓貴,
“ディープニューロファジィの性能評価に関して,”
電子情報通信学会「第31回多値論理とその応用研究会」MVL18-3, pp.16-21, 2018年1月6日.


2017年

解説・総説

中原 啓貴, 井上 一成, 中田 秀基,
“ネットワーク検索エンジン及びディープニューラルネットワークの高速化,”
電子情報通信学会学会誌 FPGAを用いた計算処理の高速化技術小特集,
Vol.100 No.2pp.87-91, 2017年2月1日.

国際会議(査読付き)
M. Shimoda, S. Sato, and H. Nakahara, “All Binarized Convolutional Neural Network and Its implementation on an FPGA,” The International Conference on Field-Programmable Technology (FPT 2017), pp.291-294, 2017.

H. Nakahara, H. Yonekawa, and S. Sato, “An Object Detector based on Multiscale Sliding Window Search using a Fully Pipelined Binarized CNN on an FPGA,” The International Conference on Field-Programmable Technology (FPT 2017), pp.168-175, 2017.

Hiroki Nakahara, Tomoya Fujii and Shimpei Sato, “A Fully Connected Layer Elimination for a Binarized Convolutional Neural Network on an FPGA,” FPL, 2017, pp.1-4.

Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda and Shimpei Sato, “GUINNESS: A GUI based neural network synthesizer for an FPGA,” FPL, 2017. page 1.

H. Yonekawa and H. Nakahara,“An On-chip Memory Batch Normalization Free Binarized Convolutional Deep Neural Network on an FPGA,”24th Reconfigurable Architectures Workshop (RAW 2017), 2017 pp.98-105.

Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Asai T., Takamaeda-Yamazaki S., Kuroda T., and Motomura M., “BRein memory: a 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS,” 2017 Symposia on VLSI Technology and Circuits, Rihga Royal Hotel, Kyoto, Japan (Jun. 5-8, 2017).

H. Nakahara, A. Jinguji, S. Sato and T. Sasao,“A Random Forest using a Multi-valued Decision Diagram on an FPGA,” The 47th IEEE International Symposium on Multiple-valued Logic (ISMVL 2017), 2017, pp.266-271.

T. Fujii, S. Sato, H. Nakahara, and M. Motomura,
“An FPGA Realization of a Deep Convolutional Neural Network using a Threshold Neuron Pruning,” International Symposium on Applied Reconfigurable Computing (ARC2017), pp.268-280.

H. Nakahara, H. Yonekawa, H. Iwamoto, and M. Motomura,
“A Batch Normalization Free Binarized Convolutional Deep Neural Network on an FPGA,” International Symposium on Field-Programmable Gate Array (FPGA2017), page 290.

国内発表(査読なし)

中原啓貴,米川晴義,藤井智也,下田将之,佐藤真平,
“FPGA向けディープラーニング開発環境GUINNESSについて,”
電子情報通信学会リコンフィギャラブルシステム研究会(東京),RECONF2016-XX,2017,pp.XX-XX.

藤井智也,佐藤真平,中原啓貴,
“2値化畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について”
電子情報通信学会リコンフィギャラブルシステム研究会(東京),RECONF2016-XX,2017,pp.XX-XX.

下田将之,林雅俊,佐藤真平,中原啓貴,
“ディープニューロ・ファジィを用いた曖昧判定器とそのFPGA実装に関して,”
第40回多値論理フォーラム, No.15, 2017, pp.XX-XX.

米川晴義,佐藤真平,中原啓貴,
“3値化ディープニュラルネットワクの学習に関する検討,”
第40回多値論理フォーラム, No.14, 2017, pp.XX-XX.

藤井智也,佐藤真平,中原啓貴,
“2値化畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について,”
第16回科学技術フォーラム(FIT), 2017, pp.XX-XX.

下田将之,藤井智也,米川晴義,佐藤真平,中原啓貴,
“完全2値化畳み込みニューラルネットワークについて,”
第16回科学技術フォーラム(FIT), 2017, pp.XX-XX.

下田将之,藤井智也,米川晴義,佐藤真平,中原啓貴,
“畳み込みニューラルネットワークの全2値化に関する一検討,”
RECONF2016-XX,SWoPP2017, 2017, pp.XX-XX.

米川晴義,佐藤真平,中原啓貴,本村真人,
“疎行列演算による3値化ディープニューラルネットワークの高速化,”
電子情報通信学会リコンフィギャラブルシステム研究会,RECONF2016-XX,HoTSPA2017(北海道),2017,pp.XX-XX.

米川晴義, 中原啓貴, 本村真人,
“電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装,”電子情報通信学会技術研究報告, VLD20162016-88, pp.127-132, 2017.

藤井智也, 佐藤真平, 中原啓貴, 本村真人,
“畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について,”電子情報通信学会技術研究報告, VLD2016-79, pp.55-60, 2017.

米川 晴義, 中原 啓貴, 本村 真人,
“ディープニューラルネットワークの2値化と3値化の比較,”電子情報通信学会「第30回多値論理とその応用研究会」MVL17-5, pp.XX-XX, 2017年1月7日.

神宮司 明良, 佐藤 真平, 中原 啓貴,
“特徴空間の分割にk平均法を導入したランダムフォレストのFPGA実装,”電子情報通信学会「第30回多値論理とその応用研究会」MVL17-6, pp.XX-XX, 2017年1月7日.


2016年

論文誌(査読付き)

H. Nakahara, T. Sasao, M. Matsuura, and H. Iwamoto, ” LUT Cascades Based on Edge-Valued Multi-Valued Decision Diagrams: Application to Packet Classification,” IEEE Journal on Emerging and Selected Topics in Circuits and Systems (JETCAS), Vol. 6, No. 1, 2016, pp.73-86.
H. Nakahara, T. Sasao, M. Matsuura, and H. Iwamoto, “An Update Method for a Low Power CAM Emulator using an LUT Cascade Based on an EVMDD (k),” Journal of Multiple-Valued Logic and Soft Computing, Vol. 26, No. 1-2, 2016, pp.109-123.

国際会議(査読付き)

H. Nakahara, A. Jinguji, T. Fujii, and S. Sato, “An Acceleration of a Random Forest Classification using Altera SDK for OpenCL,” The International Conference on Field-Programmable Technology (FPT 2016), pp.285-288, 2016.
H. Nakahara, H. Yonekawa, T. Sasao, H. Iwamoto, and M. Motomura, “A Memory-Based Realization of a Binarized Deep Convolutional Neural Network,” The International Conference on Field-Programmable Technology (FPT 2016), pp.273-76, 2016.
T. Kurose, H. Nakahara, S. Sato, and T. Morimoto,
A Low-Power Intelligent Camera using an FPGA toward Internet of Things Agriculture,
The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016), pp.281-282, 2016.
H. Nakahara, T. Sasao, H. Nakanishi, and K. Iwai, “An FFT circuit based on Nested RNS using Constant Division Algorithm,” The 7th International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2016),(ACM SIGARCH Computer Architecture News) 2016, (Vol.XX, No. X, 2016, pp.XX-XX) [PDF]
H. Nakahara, T. Sasao, H. Nakanishi, and K. Iwai, “An FFT Circuit Using Nested RNS in a Digital Spectrometer for a Radio Telescope,” The 46th IEEE International Symposium on Multiple-valued Logic (ISMVL 2016), 2016, pp.60-65.

国内発表(査読なし)

中原啓貴, 米川晴義, 笹尾 勤, 岩本 久, 本村真人,
“メモリベースに基づく2値化深層畳込みニューラルネットワークの実現,”
電子情報通信学会技術研究報告, RECONF2016-37, pp.63-68, 2016.
中原啓貴,神宮司明良,藤井智也,佐藤真平,丸山直也,
“Altera SDK for OpenCLを用いた組込みメモリに基づくランダムフォレストによる分類について,”
電子情報通信学会技術研究報告, RECONF2016-36, Vol. 116, No. 210,pp. 57-62, 2016.
中原啓貴,神宮司明良,藤井智也,佐藤真平,丸山直也,
“Altera SDK for OpenCLを用いたランダムフォレストによる分類の高速化,”
電子情報通信学会技術研究報告, CPSY2016-25,Vol. 116, No. 177, CPSY2016-25,pp. 175-180, 2016.